# 第二章 Verilog HDL基础课件提要（示例）

## 内容概览
- 模块基本结构与端口声明
- wire / reg / parameter 基础用法
- always / initial / assign 使用场景
- 条件、循环、task/function 基本理解

## 学习提醒
- 语法是工具，重点是硬件描述思维
- 阻塞赋值与非阻塞赋值要结合场景理解
- 过程块是事件驱动，不是普通程序循环

## 练习建议
1. 写一个组合逻辑模块并自测
2. 写一个时序寄存器模块并观察波形
3. 尝试封装一个 function 简化表达