第一章 绪论
建立 FPGA、Verilog HDL 与现代数字系统设计流程的整体认知框架
集成电路设计技术的发展Verilog HDL 与 VHDLFPGA/CPLD 简介
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第二章 Verilog HDL 基础
建立语法基础，并形成“语法服务硬件表达”的学习方法
基本单元与基本语法过程语句与块语句赋值、条件、循环与 task/function
第三章 Verilog HDL 常用建模方式
从“会写语句”走向“会表达设计意图”，掌握抽象层次与模块化方法
常用建模描述方式抽象分层建模接口与模块复用
第四章 有限状态机设计
掌握控制逻辑的系统化设计方法，建立状态机工程思维
FSM 设计方法FSM 设计实例数字系统设计原则与技巧
第五章 Verilog 代码编写风格
从“能写代码”升级到“能写工程级代码”
组合逻辑建模风格时序逻辑建模风格状态机建模风格
第六章 数字逻辑系统与 testbench
建立“设计 + 验证”闭环思维，从会写模块走向会做验证
数字逻辑系统设计与验证关系testbench 的基本结构仿真验证的基本思想与习惯